了解“根本” 解读带宽与潜伏期
系统性能的“根本”——解读带宽与潜伏期的关系 |
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2003-05-06·
·姑苏飘雪··天极硬件频道
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七、现实系统中的潜伏期
现在先让我们看下面这张突发长度更长的图。
注：带宽 vs. 突发长度
尽管此图的弯曲度与先前图中的相比好象有些陡峭，你应该知道那先前图中给出的几个突发长度的最大值仅仅只有20。由于我使用在这里使了9个内存读取潜伏期，而在上一张图中只使用了3个潜伏期，因此此图中显示出来的实际峰值带宽弯曲度更缓和。9个潜伏周期潜伏能更精确地反映一个现实系统中可以看见的潜伏的类型。让我们看看其中的原因吧。在系统中存储器被直接连接到中央处理器的系统(先不管主存储器或背后的L2、L3缓存)，数据在一个总线时钟周期内仅仅在存储器和中央处理器之间旅行。此前，在上面的简单图表中我已经说过，数据仅仅需要多个时钟周期经过总线，这只是我描绘中央处理器的一个请求在等待多个总线周期被满足事实的方法。事实上，我们能解说假若为3个时钟周期的简化系统：
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时钟周期# |
事件 |
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1 |
通过总线，中央处理器向DRAM发出数据请求 |
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2 |
DRAM 满足（响应）中央处理器的数据请求 |
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3 |
所请求的数据通过总线传回到 中央处理器 |
当然，在上面一节中你应该对DRAM潜伏有所了解，在100MHz总线或者更真实的DRAM上需要一个以上的时钟周期来响应请求。 因此在现实系统中，对读取潜伏更真实的描述应该是下表这样的：
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时钟周期# |
事件 |
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1 |
通过总线，中央处理器向DRAM发出数据请求 |
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2-5 |
DRAM 满足（响应）中央处理器的数据请求 |
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6 |
所请求的数据通过总线传回到 中央处理器 |
我已经在此前指出：在前面的图表中显示的总线系统已经进行了简化处理，存储器是直接与中央处理器连接，这样以便让基本概念更为清晰。但是实际上中央处理器和内存之间并不是直接相连的，而是北桥芯片组连接在中央处理器和内存之间，它就好似一个交通警察来指挥，让中央处理器、内存和系统其它部分在总线上能流畅地传送信息。
如果象上图描述的话，那么整个过程必须增加两个DRAM读取潜伏周期：通过前端总线将请求发送到北桥芯片需要一个周期，并且请求从北桥芯片出来通过FSB接口到内存总线接口也将花费一个周期。如在图表中描述的一样，这意味着请求从中央处理器发出达到DRAM需要3个时钟周期，而数据被传回到中央处理器中又不得不花费另3个时钟周期。大家可以参照下表：
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时钟周期 # |
事件 |
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1 |
通过总线，中央处理器向DRAM发出数据请求 |
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2 |
请求经过芯片组从FSB把请求送到内存总线的时间. |
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5-8 |
DRAM 满足（响应）中央处理器的数据请求 |
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9 |
响应请求经过芯片组从内存总线把请求送到FSB的时间 |
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10 |
所请求的数据通过FSB传回到 中央处理器 |
因此，在更复杂的系统DRAM读取潜伏期因为系统的布线而有所增加。而且如果其它的设备为经过北桥芯片而与DRAM的存取进行竞争或DRAM是处理另外的事情时，中央处理器将必须等待更长的时间。因此，满足了一个特定的请求增加额外的读取潜伏是可能的，这样增加更多的总线周期。下列图表说明增加特定的读取潜伏而对持续系统所带来的不利影响。
在上图中不同颜色的曲线显示的是不同的读取潜伏期的情况下峰值理论带宽和突发长度之间的关系。读取潜伏期越长，突发长度也必须越长，这样才能使持续系统带宽达到给定的数量。因此具有更长的读取潜伏期的系统的曲线与在较低的读取潜伏期的情况下更平缓。
显然，DRAM的读取潜伏是有效利用的带宽的一个巨大的障碍。
当然也有另外的障碍。此前我也注意了，在一个真实系统中，平均的突发长度无限度大的情况是不存在的。在现实系统中，多个部件如包括I/O部件，多个中央处理器等为使用系统存储器而进行竟争着。例如，如果有2个中央处理器试图从存储器中读取大量数据 (例如，两个中央处理器正在运行精深的Altivec代码)然后DRAM必须轮流满足这两个中央处理器发出的请求，意味着它必须不切换数据任期（“data tenure”）。并且如果每个处理器正在不同的行读数据，那么将DRAM将利用两个处理器的数据占有期中的一个用于更新行地址上。意味着这个周期将造成总线带宽被浪费。甚至更糟糕的是在这些时间中如果中央处理器没有什么其它的任务需要干，那么就只有无所事事地等待直到请求的数据被送到为止。
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